Шаг 5 -распределение выводов

Выполним распределение выводов таким образом, чтобы оно соответствовало рис. 5.22.

Для обеспечения согласования проекта с реальным устройством при выполнении распределения выводов нужно убедиться, что полярность и уровни сигналов не противоречат сигналам на логической схеме. Далее приведено распределение выводов:

WAITGEN PIN ASSIGNMENTS

Законченный вид файла описания:

WAITGEN.PLD Name partno Date

Revision

Designer

Company

Assembly

Device

WaitGen; P9000183; 07/16/87; 02;

Osann; ATI;

PC Memory; gl6v8;

/* This device generates chip select signals for one */

/* 8Kx8 ROM and two 2Kx8 static RAMs. It also drives */

/* the system READY line to insert a wait-state of at •/

/* least one cpu clock for ROM accesses */

******************************************************/

/*• Allowable Target Device Types : GAL16V8, PAL16R4 **/ /******************************************************/

/*• Inputs **/ Pin 1 = cpu clk;

Pin [2..6] = [al5..11]; Pin [7,8] = ![memw,memr];

/* Memory Data Strobes (active low)*/ Pin 9 = reset; /* System Reset */

Pin 11 = !oe; /* Output Enable (active low) */

/*• Outputs **/

/* CPU clock

/* CPU Address Bus

Pin 19 Pin 18 Pin 15 Pin 14 Pin

= !rom cs; /* ROM chip select (active low)*/

= ready; /* CPU ready */

= waitl; /* Wait state 1 */

= wait2; /* Wait state 2 */

13,12] = ![ram csl..0] ;

/* RAM chip select (active low)

/* Declarations and Intermediate Variable Definitions */ Field memadr = [al5..11]; /* Give the address bus */

/* the Name "memadr" */

memreq = memw # memr;

/* Create the intermediate */

/* variable "memreq" */

select rom = memr & memadr:[0000..IFFF] ; /* = rom cs */ /** Logic Equations **/ rom cs = select rom;

ram cs0 = memreq & memadr:[2000..27FF] ; ram csl = memreq & memadr;[2800..2FFF]

/* read as: when select rom is true and reset is false */ waitl.d = select rom & [reset;

/* read as: when when select rom is true and waitl is true

/* Synchronous Reset */

wait2.d = select rom & waitl; /* waitl delayed */

ready.oe = select rom; /* Turn Buffer off */

ready = wait2; /* end wait */

Шаг 6 - компиляция исходного файла

На этом шаге для целевого устройства GAL20V8 компилируется файл логического описания WAITGEN.PLD (рис. 5.23).

j Р1 D Compile

» CG«vUnnSucc«.M

Advanced PtDSSCompilei Started on 30/12/98 «19:24:24

CUPtX

time: 0 sees

CUPLA

tine: 0 sees

CUPLB

tine: 0 sees

CUPLM

dme:Osees

CUPLC

tine: 0 sees

TOTAL TIME: 0 sees

Puc. 5.23. Компиляция проекта

Определим целевую ПЛИС и другие доступные опции компилятора в диалоговом окне Configure PLD.

• Absolute ABS - создание файла WAITGEN.ABS. Это файл абсолютных величин (модулей), который используется программой моделирования (см. шаг 8). Он содержит сжатое представление логических функций, которые должны быть запрограммированы в устройстве. Программа моделирования сравнивает это представление с тестовыми векторами, находящимися в созданном пользователем входном файле, и определяет, являются ли векторы откликов в этом входном файле корректными для векторов входных воздействий.

• Fuse Plot In Doc File and Equations In Doc File - создание файла WAITGEN.DOC. Это

файл документации. Он содержит СКНФ (совершенная конъюнктивная нормальная форма) для промежуточных переменных и переменных выходных выводов, а также карту пережигания и схему кристалла.

• Error List LST - создание файла WAJTGEN.LST. Этот файл повторяет файл описания с добавлением номеров строк, а также в конец файла добавляются некоторые сообщения об ошибках, которые генерируются во время процесса компилирования.

• JEDEC - создание файла WAITGEN.JED, предназначенного для загрузки в программатор и содержащего шаблон прошивки микросхемы. В процессе моделирования в этот файл будут добавлены тестовые векторы. Имя JEDEC файла определяется в поле NAME, находящегося в секции заголовка.

После задания конфигурации компилятора необходимо нажать кнопку ОК в диалоговом окне Configure PLD.

Для компиляции проекта нужно сделать документ WAITGEN.PLD активным и нажать кнопку Compile на панели инструментов PIdTools.

Появится диалоговое окно PLD - Compile. При нажатии на кнопку Info в окне появятся сообщения, показывающие, сколько времени вьшолняется каждый модуль компилятора. Действительное время будет зависеть от используемой конфигурации компьютера.

Компилятор создаст все заданные файлы. Если в окне бьш установлен флаг View Result, файлы LST, DOC и JEDEC будут автоматически открыты.

Файл WAITGEN.LST по существу повторяет файл-источник, добавляя в него номера строк и сообщения об ошибках. Номера строк ускоряют поиск источника той или иной ошибки, обнаруженной компилятором.

Файл документации WAITGEN.DOC содержит СКНФ, символьную таблицу, карту пережигания и схему кристалла с расположением выводов.

Шаг 7 - создание проекта на основе принципиальной схемы

Разработка проекта на базе ПЛИС на основе принципиальной схемы (рис. 5.24) на создании схемы из условных графических обозначений элементов, содержащихся в библиотеке PLD Symtral.lib, которая располагается в базе данных \Program FilesVDesign Explorer 99 SE\Library\Pld.ddb. Эта библиотека включает обширный набор элементов PLD, CPLD и FPGA устройств. Важно, чтобы разработчик бьш знаком с функциональными возможностями целевых устройств до начала разработки проекта, т. е. гарантировал, что проект включает только те элементы, которые могут быть реализованы в выбранном устройстве.

Рис. 5.24. Принципиальная схема