Fuse Plot in Doc File. В .DOC файл добавляется карта пережигания перемычек ПЛИС.

Absolute ABS. Создается файл GATES.ABS, используемый в дальнейшем программой моделирования.

Jedec. Генерируется файл GATES.JED, который является входным файлом для про-фамматора, а также используется проград*1мой моделирования.

• Для выбора целевой микросхемы нажать кнопку Change. В диалоговом окне Target Device выбрать тип микросхемы Device Туре 19 и саму микросхему P16L8.

• Нажать ОК, чтобы закрыть диалоговое окно.

• Сделать файл-источник GATES.PLD текущим документом.

• Для запуска процесса компиляции нажать кнопку Compile, расположенную на панели инструментов PldTools.

Итак, целевая микросхема - PAL16L8, а исходный файл проекта - GATES.PLD. Выходными файлами будут GATES.DOC, GATES.ABS и GATES.JED.

После запуска компилятор откроет файл GATES.DOC, который содержит сгенерированный расширенный листинг, где показано, как компилятор раскрыл логические выражения при компиляции проекта для выбранной микросхемы.

Чтобы просмотреть отчет об ошибках, сгенерированный компилятором, необходимо:

• отредактировать исходный файл GATES.PLD и удалить символ ";" в конце одного из операторов присваивания, т. е. искусственно внести ошибку;

• сохранить файл;

• для создания файла списка ошибок нужно в диалоговом окне Configure PLD установить флаг формата Error list LST во включенное состояние и затем запустить компилятор.

После завершения компиляции в файле GATES.LST после каждой ошибочной строки появится строка с сообщением об ошибке, а в начале каждой строки будет проставлен ее номер.

Моделирование проекта

в этом разделе производится моделирование проекта на базе ПЛИС описанного исходным файлом GATES.PLD, а затем тестовые векторы добавляются в файл GATES.JED, созданный во время компиляции.

Входным файлом для программы моделирования является файл тестовых спецификаций с расширением .SI. Для данного примера такой файл, содержащий описание функций устройств, носит название GATES.SI. Подробно процесс создания файла тестовых спецификаций описан в подразделе Создание исходного файла тестовых спецификаций раздела Моделирование проекта на базе ПЛИС.

Программа моделирования сравнивает задающие сигналы на входных выводах и тестовые значения на выходных выводах, введенные в файл GATES.SI, как показано ниже, с действительными значениями, вычисленными с помощью логических выражений, описанных в исходном файле на языке CUPL. Эти вычисленные значения помещаются в файл GATES.ABS, который создается в процессе компиляции.

Для выполнения моделирования необходимо:

• в оболочке Design Explorer сделать активным документ GATES.PLD. Файл GATES.SI должен находиться в текущей папке. Не следует пытаться запустить программу моделирования, когда активным документом является файл с расширением .SI;

• нажать кнопку Simulate, расположенную на панели управления PIdToola.

Структурированные тестовые векторы, сгенерированные программой моделирования, будут автоматически добавлены в JEDEC файл, созданный в процессе компиляции. Входной файл для моделирования GATES.Si:

Name Gates;

Partno 000000;

Revision 03;

Date 9/12/83;

Designer CUPL Engineering;

Company Protel International.;

Location None;

Assembly None;

***************************************************************/

/* */

/* This is a example to demonstrate how the Compiler */

/* compiles simple gates. */

/* */

/***************************************************************/

/* Target Devices: P16L8, P16LD8, P16P8, EP300, and 2S153*/

/* Order: define order, polarity, and output */

/* spacing of stimulus and response values */

Order: a, %2, b, %4, inva, %3, invb, %5, and, %8, nand, %7, or, %8, nor, %7, xor, %8, xnor;

/* Vectors: define stimulus and response values, with header */ /* and intermediate messages for the simulator listing */

/* Note: Dont Care state (X) on inputs is reflected in */

/* outputs where appropriate. */

Vectors: $msg •;

$msg " Simple Gates Simulation;

$msg "•;

$msg " inverters and nand or nor xor xnor $msg ab!a!b a&b!(a&b) a#b!(a#b) a$b!(a$b)"; $msg ----- - - - - - ";

00 HHLHLHLH

01 HLLHHLHL

10 LHLHHLHL

11 LLHLHLLH IX LXXXHLXX XI XLXXHLXX OX HXLHXXXX XO XHLHXXXX

XX хххххххх

Ниже приведен выходной файл программы моделирования GATES.SO. Входы перечислены рядом с соответствующими выводами.

1:Name 2:Partno 3:Revision 4:Date 5:Designer 6:Company 7:Location 8:Assembly 9: 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

Gates;

000000;

9/12/83;

CUPL Engineering; Protel International; None; None;

/* */

/* This is a example to demonstrate how the Compiler */

/* compiles simple gates. */

/* */

/************************.**********************************/

/* Target Devices:P16L8, P16LD8, P16P8, EP300, and 82S153 */

* Order: define order, polarity, and output

* spacing of stimulus and response values */

Order: a, %2, b, %4, inva, %3, invb, %5, and, %8, nand, %7, or, %8, nor, %7, xor, %8, xnor;

* Vectors: define stimulus and response values, with header

* and intermediate messages for the simulator listing. *

* Note: Dont Care state (X) on inputs is reflected in

* outputs where appropriate.

*/ 35:

Simulation Results Simple Gates Simple Simulation

===============