и исправления нарушений, например, ограничить число обнаруженных нарушений, установив его в поле Stop When Found XX Violations в диалоговом окне Choose Rule Set to Check. Другой стратегией является разделение процесса проверки правил проектирования на несколько этапов. Если в проекте обнаружено большое число нарушений, то следует включать по одному правилу на каждой очередной стадии проверки. Со временем каждый разработчик выработает свой собственный подход к проверке правил проектирования.

Горячая связь между файлом отчета и чертежом печатной платы

Для обработки файла отчета и исправления нарушений используется функция горячей связи (Cross Probing) между отчетом и чертежом печатной платы. Для этого необходимо разделить окно проекта таким образом, чтобы можно было одновременно просматривать оба документа, выбрать нужную ссьшку в файле отчета и нажать кнопку Cross Probe на панели инструментов текстового редактора. В качестве ссылки может выступать обозначение компонента, вывод компонента, координаты X и Y или вся строка. После нажатия указанной кнопки, объект, на который указывает ссьшка, появится в центре окна редактора печатных плат.

Быстрый переход к объекту на чертеже

Для быстрого перемещения к нужному объекту на плате, будь то компонент, контактная площадка, цепь, маркер ошибки, или просто в точку с заданными координатами используется команда Jump (горячая клавиша J). При выполнении этой команды появляется меню Jump.

Использование панели управления для просмотра нарушений

Если на панели управления в списке Browse выбрать опцию Violations, то ниже будет выведен список всех обнаруженных нарушений. При нажатии клавиши Detsils на экран будет выведено диалоговое окно Violations Details, в котором отображается подробнейшая информация обо всех нарушенных правилах, а также приводятся примитивы, вызывающие эти нарушения (рис. 6.69).

Puc. 6.69. Просмотр нарушений правил проектирования

Поиск разорванных цепей

Разорванная цепь (цепь с одной или несколькими виртуальными линиями связи), по сути, является разомкнутой цепью. Разбиение на две подцепи (sub-net) означает наличие одного обрыва, на три подцепи - двух обрывов и т. д. Для нахождения разомкнутых цепей можно пользоваться следующим алгоритмом.

1. На панели управления в списке Browse выбирается опция Violations.

2. Кнопкой Jump изменяется масштаб вывода чертежа на экран так, чтобы отображалась вся цепь. Затем цепь подсвечивается нажатием кнопкой Highlight.

3. Вся цепь идентифицируется командой меню Edit » Select » Net (горячие клавиши S, N) и щелчком по любой точки цепи.

4. Подцепь идентифицируется командой меню Edit» Select» Connected Copper и щелчком по любому объекту цепи.

При выполнении команды Select » Connected Copper будет высвечена только несоединенная часть цепи, тогда как команда Edit » Select » Net подсвечивает всю цепь. Отличие этих двух команд используется для быстрого нахождения обрывов цепи, при этом необходимо в диалоговом окне Preference отключить опцию Extend Selection.

Разрешение проблемы лишних выводов

Если в отчете говорится о цепи, разбитой на множество небольших подцепей, а для другой цепи сообщается о наличии лишних выводов, принадлежащих первой, то это указывает на наличие короткого замыкания между этими цепями.

Анализ целостности сигналов

Так как сложность современных печатных плат постоянно возрастает из-за увеличения тактовых частот, повышения плотности монтажа и т. д., появилась необходимость анализа целостности сигналов в цепях платы на ранних этапах проектирования задолго до физического изготовления прототипа платы.

Система Protel 99 SE включает в себя программу контроля целостности сигналов Simulstor Integrity Simulator, которая позволяет проанализировать компоновку печатной платы и с большой вероятностью сделать вывод о ее последующей работоспособности. В качестве критериев оценки используются значения положительных и отрицательных выбросов напряжения, импеданс цепи и т. д.

В качестве исходных данных программа контроля целостности сигналов использует импедансы проводников, вычисленные специальной программой анализа линий передач, и макромодели буферов ввода-вывода. Сама программа построена на базе проверенной временем программы Fast Reflection snd Crosstslk Simulstor, обеспечивающей очень высокую точность вычислений.

Если в процессе разработки печатной платы не удается разрешить все выявленные нарушения правил проектирования, пользователь может оценить влияние этих нарушений на функционирование платы с помощью программы анализа целостности сигналов и перекрестных искажений. При отсутствии на плате внутренних слоев питания и заземления результаты анализа могут быть менее точными.

Настройка правил проектирования для контроля целостности сигналов

Настройка правил проектирования, используемых при анализе целостности сигналов, осуществляется на вкладке Signal Integrity диалогового окна Design Rules, вызываемого командой меню Design » Rules.

Запуск проверки этих правил осуществляется кнопкой Signal Integrity, расположенной в центре диалогового окна Design Rule Check, вызываемого командой меню Tools » Design Rule Check.

♦ Для того чтобы можно было провести анализ целостности сигнала, пользователь должен включить правило Layer Stack.

Выполнение проверки целостности сигналов

Если заданы правила проектирования, используемые при контроле целостности сигналов, на основе которых будет производиться проверка проекта печатной платы, то после нажатия в диалоговом окне Design Rule Check кнопки Run DRC запустится программа анализа целостности сигналов (Signal Integrity Simulator). На экране появится небольшое окно, в котором будет показан ход процесса анализа.

После завершения процесса анализа следует настроить панель управления редактора печатных плат в режим просмотра нарушений. В этом режиме разработчик сможет изучить каждое из выявленных нарушений, щелкнув левой кнопкой мыши на кнопке Details для вывода подробной информации об имени цепи и действительном значении, например, выброса напряжения (рис. 6.70).

Во время такой проверки выявляется наихудший случай, т. е. каждая цепь моделируется со стороны всех возможных выходных выводов, и найденный наихудший результат проверяется на соответствие правилам проектирования.

Вгоже

JVMaliont

Impedance Comtfari Ovetshoct Rtsmg Edge

SvnIaliGnt Vnlationt

OOU Net 0019 Net 0023: Net 0025 Net 0027; Net

max Dvaitlnol l.i<rg

VicUlTigpKniive NelAG

Actual <alue. I 223V

Ovenhml Rang Edge (MamawlOOWirontheboanil

Daiait [ritfitij Jjy

tfghM*

Hek>

Puc. 6.70. Использование панели управления для просмотра нарушений правил пректирования при анализе целостности сигналов